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  隨著數(shù)字信號(hào)處理技術(shù)和數(shù)字電路工作速度的提高，以及對(duì)于系統(tǒng)靈敏度等要求的不斷提高，對(duì)于高速、高精度、高速ADC芯片的指標(biāo)都提出了很高的要求。比如在雷達(dá)和衛(wèi)星通信中，所需要的信號(hào)帶寬已經(jīng)達(dá)到了 2 GHz 以上，而下一代的 5G 移動(dòng)通信技術(shù)在使用毫米波頻段時(shí)也可能會(huì)用到 2 GHz 以上的信號(hào)帶寬。雖然有些場合(比如線性調(diào)頻雷達(dá))可能采用頻段拼接的方式去實(shí)現(xiàn)高的帶寬，但是畢竟拼接的方式比較復(fù)雜，而且對(duì)于通信或其它復(fù)雜調(diào)制信號(hào)的傳輸也有很多限制。

  根據(jù) Nyquist 采樣定律，采樣率至少要是信號(hào)帶寬的 2 倍以上。同時(shí)為了支持靈活的制式、相控陣或大規(guī)模 MIMO 的波束賦形，現(xiàn)代的收發(fā)機(jī)模塊越來越普遍采用數(shù)字中頻直接采樣，這其實(shí)進(jìn)一步提高了對(duì)于高速 ADC/DAC 芯片的性能要求。下圖是一個(gè)典型的全數(shù)字雷達(dá)收發(fā)信機(jī)模塊的結(jié)構(gòu)。高速數(shù)字化儀和多通道數(shù)據(jù)采集解決方案 | Keysight根據(jù) Nyquist 采樣定律，采樣率至少要是信號(hào)帶寬的 2 倍以上。同時(shí)為了支持靈活的制式、相控陣或大規(guī)模 MIMO 的波束賦形，現(xiàn)代的收發(fā)機(jī)模塊越來越普遍采用數(shù)字中頻直接采樣，這其實(shí)進(jìn)一步提高了對(duì)于高速 ADC/DAC 芯片的性能要求。下圖是一個(gè)典型的全數(shù)字雷達(dá)收發(fā)信機(jī)模塊的結(jié)構(gòu)。

高速 ADC/DAC 在現(xiàn)代全數(shù)字雷達(dá)中的應(yīng)用

  可以看到，ADC/DAC 芯片是模擬域和數(shù)字域的邊界。一旦信號(hào)轉(zhuǎn)換到數(shù)字域，所有的信號(hào)都可以通過軟件算法進(jìn)行處理和補(bǔ)償，而且這個(gè)處理過程通常不會(huì)引起額外的噪聲和信號(hào)失真，因此把 ADC/DAC 芯片前移、實(shí)現(xiàn)全數(shù)字化處理是現(xiàn)代通信、雷達(dá)技術(shù)的發(fā)展趨勢(shì)。

  在全數(shù)字化的發(fā)展過程中，ADC/DAC 芯片需要采樣或者輸出越來越高的頻率、越來越高帶寬的信號(hào)。而在模擬到數(shù)字或者數(shù)字到模擬的轉(zhuǎn)換過程中造成的噪聲和信號(hào)失真通常是很難補(bǔ)償?shù)模⑶視?huì)對(duì)系統(tǒng)性能造成重大影響。所以，高速 ADC/DAC 芯片在采樣或者產(chǎn)生高頻信號(hào)時(shí)的性能對(duì)于系統(tǒng)指標(biāo)至關(guān)重要。

  目前在很多專用領(lǐng)域，使用的 ADC/DAC 的采樣率可以達(dá)到非常高的程度。比如 Fujitsu 公司可以提供 110G~130GHz 的 IP 核，Keysight 公司在高精度示波器里用到了單片 40GHz 采樣率、10bit 的 ADC 芯片，以及 Keysight 公司在高帶寬任意波發(fā)生器里用到了 92GHz 采樣率、8bit 的 DAC 芯片等。這些專用的芯片通常用于特殊應(yīng)用，比如光通信或者高端儀表等，比較難以單獨(dú)獲得。

  在商用領(lǐng)域，很多 ADC/DAC 芯片的采樣率也都已經(jīng)達(dá)到了 GHz 以上，比如 TI 公司的 ADC 12J4000 是 4 GHz 采樣率、12bit 分辨率的高速 ADC 芯片;而 ADI 公司的 AD9129 是 5.6 GHz 采樣率、14 bit 分辨率的高速 DAC 芯片。這一方面要求 ADC 有比較高的采樣率以采集高帶寬的輸入信號(hào)，另一方面又要有比較高的位數(shù)以分辨細(xì)微的變化。

隨著 ADC/DAC 的采樣率的提高，高速 ADC/DAC 的數(shù)字側(cè)的接口技術(shù)也在發(fā)生著比較大的變化。

  ●低速串行接口：很多低速的 ADC/DAC 芯片采用 I2C 或 SPI 等低速串行總線把多路并行的數(shù)字信號(hào)復(fù)用到幾根串行線上進(jìn)行傳輸。由于 I2C 或 SPI 總線的傳輸速度大部分在10Mbps 以下，所以這種接口主要適用于MHz 以下采樣率的ADC/DAC 芯片。

  ●并行 LVCMOS 或 LVDS 接口：對(duì)于幾 MHz 甚至幾百 MHz 采樣率的芯片來說，由于信號(hào)復(fù)用后數(shù)據(jù)速率太高，所以基本上采用并行的數(shù)據(jù)傳輸方式，即每位分辨率對(duì)應(yīng) 1 根數(shù)據(jù)線(比如 14 位的 ADC 芯片就采用 14 根數(shù)據(jù)線)，然后這些數(shù)據(jù)線共用 1 根時(shí)鐘線進(jìn)行信號(hào)傳輸。這種方法的好處是接口時(shí)序比較簡單， 但是由于每 1 位分辨率就要占用 1 根數(shù)據(jù)線，所以占用芯片管腳較多。

  ●JESD204B 串行接口：對(duì)于更高速率的 ADC/DAC 芯片來說，由于采樣時(shí)鐘頻率更高，時(shí)序裕量更小，采用并行 LVCMOS 或 LVDS 接口的布線難度很大，而且占用的布線空間較大。為了解決這個(gè)問題，目前更高速和小型化的ADC/DAC 芯片都開始采用串行的JESD204B 接口。JESD204B 接口是把多位要傳輸?shù)臄?shù)據(jù)合并到一對(duì)或幾對(duì)差分線上，同時(shí)采用現(xiàn)在成熟的 Serdes(串行-解串行)技術(shù)用數(shù)據(jù)幀的方式進(jìn)行信號(hào)傳輸，每對(duì)差分線都有獨(dú)立的 8b/10b 編碼和時(shí)鐘恢復(fù)電路。采用這種方法有幾個(gè)好處：首先數(shù)據(jù)傳輸速率更高，每對(duì)差分線按現(xiàn)在的標(biāo)準(zhǔn)最高可以實(shí)現(xiàn) 12.5 Gbps 的信號(hào)傳輸，可以用更少的線對(duì)實(shí)現(xiàn)高速數(shù)據(jù)傳輸;其次各對(duì)線不再共用采樣時(shí)鐘，這樣對(duì)于各對(duì)差分線間等長的要求大大放寬;借用現(xiàn)代 Serdes 芯片的預(yù)加重和均衡技術(shù)可以實(shí)現(xiàn)更遠(yuǎn)距離的信號(hào)傳輸，甚至可以直接把數(shù)據(jù)直接調(diào)制到光上進(jìn)行遠(yuǎn)距離傳輸;可以靈活更換芯片，通過調(diào)整JESD204B 接口里的幀格式，同一組數(shù)字接口可以支持不同采樣率或分辨率的ADC 芯片，方便了系統(tǒng)更新升級(jí)。

  ADC 的主要性能指標(biāo)分為靜態(tài)和動(dòng)態(tài)兩部分：

  主要靜態(tài)指標(biāo)：

  ●Differential Non-Linearity (DNL)

  ●Integral Non-Linearity (INL)

  ●Offset Error

  主要?jiǎng)討B(tài)指標(biāo)：

  ●Total harmonic distortion (THD)

  ●Signal-to-noise plus distortion (SINAD)

  ●Effective Number of Bits (ENOB)

  ●Signal-to-noise ratio (SNR)

  ●Spurious free dynamic range (SFDR)

  要進(jìn)行 ADC 這些眾多指標(biāo)的驗(yàn)證，可用的方法很多。最常用的方法是給 ADC 的輸入端提供一個(gè)理想的正弦波信號(hào)，然后對(duì) ADC 對(duì)這個(gè)信號(hào)采樣后的數(shù)據(jù)進(jìn)行采集和分析。因此，ADC 的性能測(cè)試需要多臺(tái)儀器的配合并用軟件對(duì)測(cè)試結(jié)果進(jìn)行分析。下圖是最常用的進(jìn)行ADC 性能測(cè)試的方法。

  在測(cè)試過程中，第 1 個(gè)信號(hào)發(fā)生器用于產(chǎn)生正弦波被測(cè)信號(hào)，第 2 個(gè)信號(hào)發(fā)生器用于產(chǎn)生采樣時(shí)鐘，采樣后的數(shù)字信號(hào)經(jīng) FFT 處理進(jìn)行頻譜分析和計(jì)算得到動(dòng)態(tài)指標(biāo)，經(jīng)過直方圖統(tǒng)計(jì)得到靜態(tài)指標(biāo)。