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  2022年8月25日，百度在量子開發(fā)者大會上發(fā)布了集應用、軟件、硬件三位一體的超導量子計算機“乾始”。其實早在1999年就已經出現(xiàn)了第一個超導量子芯片，當時的超導量子芯片壽命只有一個納秒，只可以用于做物理實驗，實際作用并不大。隨著之后20年的發(fā)展，超導量子比特的相干時間從一個納秒變成一個毫秒，同時芯片上集成的量子比特個數(shù)也在逐年遞增。最近幾年量子比特數(shù)目已經接近乃至超過100多個。

  2019年谷歌發(fā)布的“懸鈴木”量子芯片包含53個比特，并且首次展示量子霸權;之后中科大在“祖沖之”號66比特超導量子芯片上再次實現(xiàn)了量子優(yōu)越性;浙江大學的“天目一號”量子芯片有36個量子比特，驗證了拓撲時間晶體。這幾款量子芯片有一個共同點，是一種含耦合器的架構。除此之外，在單個量子比特的相干時間提升方面也有很好的進展，比如北京量子院的相關工作，單個量子比特的壽命已經超過500微秒，在國際上處于領先水平。值得補充的是，就在準備此報告期間，IBM 發(fā)布了443比特的超導量子芯片，它的芯片架構不同于之前提到的耦合器架構。

  除了以上列舉，在國內外還有很多研究機構和院所都在研制超導量子芯片，且都有著不同程度的進展。那么目前超導量子芯片處于什么階段呢?從比特的數(shù)量來講，已接近100個比特，或者有的研究機構已經可以超越100個比特，所以我們在逐步邁進百比特的時間節(jié)點。我們將它定義為含噪量子計算時代，原因是當前的芯片是不完美的，比特的質量和芯片的操控還亟待提高。在芯片上會出現(xiàn)很多噪聲，如何對付這些噪聲，也具有很大的挑戰(zhàn)性。

機遇和挑戰(zhàn)

  放眼未來，從樂觀的角度來看，將來有成千上萬甚至百萬比特的量子芯片會被研發(fā)出來。到時，我們有機會真正實現(xiàn)一個邏輯量子比特，以及展示出有實際應用價值的量子優(yōu)勢。在這個過程中會有很多技術需要去研發(fā)與變革，這其中充滿了機遇，當然也面臨著諸多挑戰(zhàn)。

  ●從科研方面來講，量子比特的退相干機制還有待深挖，如何讓量子比特的相干時間變得更長?當一個芯片上量子比特數(shù)目越來越多時，會出現(xiàn)很多不想要的寄生模式以及不同的器件之間會發(fā)生串擾，如何解決這個問題也是比較困難的。除了研制新型的架構或者新型的比特，發(fā)展到一定程度后如何實現(xiàn)不同芯片之間的互聯(lián)也變得非常關鍵?芯片上比特數(shù)目的擴展以及分布式的量子計算都是非常必要的一件事情。

  ●除了科研探索之外，在工程上也有很多事情要做。當芯片上的比特數(shù)目越來越多的時候，我們如何讓設計變得更加的自動化變成一件非常緊急的事情。如果用傳統(tǒng)手工或者半自動的方法，效率會變得非常的低下。芯片的 “設計-微納加工-測控“ 閉環(huán)如果能有效的運轉，對芯片研發(fā)非常重要。

  ●最后則是人才方面，如果沒有人才，前面的科研和工程就無從談起了，所以芯片領域需要有交叉學科的復合型人才。

超導量子芯片是如何做出來的呢?

  ■ 背景

  與經典芯片類似，超導量子芯片是超導量子計算中的物理載體，芯片上通常會集成多個超導量子比特，將量子信息編碼在量子比特上，通過操控量子比特來實現(xiàn)特定的量子任務。以下是超導量子芯片的卡通圖，圖中“十字形”代表了量子比特，用來編碼量子信息?！皬潖澢钡氖亲x取腔，用來對量子比特進行間接的測量。控制線用來控制量子比特，讀取線用來讀取量子比特，最后在芯片的邊緣會有引腳，用來連接微波電子學設備。比較有趣的是芯片基本元素與科學家 DiVincenzo 的量子計算機判據(jù)可以非常好的對應起來。比如，如果你要造一臺量子計算機，需要相干時間比較長可以擴展的量子比特對，需要擁有一套通用的量子門操作，需要對量子比特有讀取、測量的能力。

  ■ 量子比特

  對物理學家來說，量子比特是一個人工原子，可以想象它有很多能級，從中挑出二能級就可以用來做量子比特。此外超導量子比特也可以建模成一個等效電路，一個電容跟非線性的元件并聯(lián)在一起就可以看做是一個量子比特。我們今天重點想談的是從等效電路層面更下面一層的版圖層面，有了芯片版圖就可以利用微納技術加工出實際的樣品，也是就所謂的量子芯片或者量子處理器。

  超導量子比特的工作頻率大概是在幾個 GHz 量級，我們可以用微波去操控它。通常芯片上的相干時間也就是比特壽命，大概有幾十微秒。我們在做芯片版圖設計的時候，幾何構型會有 Grounded 型和 Floating 型。當我們有一個量子比特的時候自然而然就會關心怎么樣把它做到更多擴展，這就是所謂的比特拓撲結構，中科院物理所之前發(fā)布的43比特芯片就是一維鏈狀，像中科大、浙江大學的芯片通常是二維棋盤狀的。

  ■ 讀取腔

  讀取腔與比特類似，也會有不同層次的理解。讀取腔是用來做測量的，測量量子比特的狀態(tài)為0或者1。如果把讀取腔跟量子比特連起來，在量子比特不同狀態(tài)下會有不同的結果，比如連上量子比特后譜線會發(fā)生色散頻移，可以以此區(qū)分量子比特的狀態(tài)。在電路層面，讀取腔可以理解為一個 LC 電路振蕩器。在芯片版圖層面，讀取腔像蛇一樣彎彎曲曲的結構，事實上是一個共面波導，會有特定的共振頻率。

  通常在超導量子計算中，關于比特的讀取是間接性的，比特會耦合一個讀取腔。此外比特跟讀取腔通常處于一個色散耦合，目的是在測量的時候避免破壞量子比特的狀態(tài)。

  如果將量子比特和讀取腔拼起來，就涉及到了耦合。耦合種類包含比特與比特耦合、比特與讀取腔耦合、比特與控制線耦合、讀取腔和讀取線耦合等。還會有其它各種各樣的耦合，比如寄生模式。我們會意識到，在芯片設計中器件間耦合強度的設計和實現(xiàn)是非常關鍵的一部分。

  ■ 超導量子芯片的特征參數(shù)

  通常，兩個比特會直接耦合，但含耦合器的超導量子芯片架構中會在兩個比特之間再插入一個比特，這個比特不會編碼量子信息，只用來調節(jié)兩個量子比特之間的等效耦合強度。通過調節(jié)它的頻率可以實現(xiàn)兩個量子比特之間耦合強度的調控，甚至可以做到關斷這兩個量子比特之間的耦合。

  當我們有一個量子芯片后，會關心它的特征參數(shù)或者性能指標。對芯片來說，首先會關注它的比特頻率是多大，失諧性有多強。如果有多個比特，我們還會關注比特間的耦合強度。如果有耦合器結構，會關注比特跟耦合器的一個色散比例是不是滿足要求，讀取腔的頻率以及比特跟讀取腔的耦合強度等。當芯片上有多個器件，還會關注次近鄰串擾是不是符合需求。總而言之，一塊芯片同時滿足這些指標是一件非常有挑戰(zhàn)性的事情。

超導量子芯片設計的理論和技術

  我們的芯片設計大概分為芯片設計、仿真驗證、版圖繪制三個環(huán)節(jié)。

  芯片設計，首先會將芯片進行模塊化的設計，比如，如何去設計這個量子比特以及量子比特之間的耦合。之后把各個模塊拼起來，對芯片進行嚴謹?shù)姆抡骝炞C，對特征參數(shù)以及性能指標進行一項一項的檢查。檢查通過以后對版圖進行繪制，最終會產生一個完整的芯片 GDS 版圖，還有一份完整的性能分析報告，最后把版圖交付到微納加工間進行生產。目前百度在芯片設計領域已有40余項高水平專利。

  ■ 芯片設計

  百度研發(fā)了針對量子比特模塊的基于等效電路啟發(fā)式設計。傳統(tǒng)的設計流程是首先初始化一個版圖，對其進行等效電路的建?？梢缘玫焦茴D量，再通過哈密頓量得到特征參數(shù)。如果特征參數(shù)不符合要求，將重新修改版圖，然后再循環(huán)設計。這種設計最大的問題是把版圖當做一個黑盒子，比較盲目，而且設計迭代效率比較低。

  這里我們給出了一套優(yōu)化方案。要研究一個特定耦合架構的比特模塊，當建模好后把哈密頓量寫出來，然后根據(jù)想要的特征參數(shù)來反饋給哈密頓量參數(shù)，之后再對芯片進行等效電路建模，推導出所需要的電學參數(shù)需要滿足什么樣的條件。有了這些電學參數(shù)再去設計版圖就會變得輕松很多。

  當要設計一個含耦合器的量子比特單元時，首先我們會關注微納加工或者實際測控中對比特還有耦合器的頻率限制是怎么樣的，有沒有最大或最小的頻率限制，比特和耦合器的色散比例有什么限制。根據(jù)這些限制條件，通過推導得到要設計的電容參數(shù)所滿足的最優(yōu)解方程組以及最優(yōu)的頻率參數(shù)組合。再通過額外的約束，會得到一個最優(yōu)的電容參數(shù)組合。一個初始版圖通常它是不符合需求的，經過快速迭代的方式最后得到一個版圖，它是滿足最優(yōu)的參數(shù)。另外一個最優(yōu)的頻率參數(shù)組合，基于所有的電容參數(shù)組合可以確定分解對應的等效電感，把芯片版圖中約瑟夫森結的結面積給確定下來。這樣一個流程會讓量子比特模塊的設計變得高效。

  除此之外，我們對于讀取模塊的設計也有一些創(chuàng)新。把讀取模塊的設計分成很多節(jié)點，每一步都非常清楚。讀取模塊通常會有一個讀取腔，但是也會給它配套設計一個濾波器來增強它的讀取效率以及平衡量子比特的品質因子。通過這個設計可以讓讀取模塊的設計非常流程化，讓整個過程變得自動化。目前，我們可以實現(xiàn)輸入讀取腔的頻率一鍵生成所需要的版圖，不需要人工干預，設計的效率非常高。

  ■ 仿真驗證

  當我們完成設計完后，很重要的一個工作就是做耦合的驗證。驗證的方法有很多種，針對不同器件之間的耦合強度，我們研發(fā)了一種定量的刻畫方法，叫做 Normal mode 方法。芯片版圖上面有很多器件，不同的原點代表不同的器件。我們需要解決的問題就是確定其中任意兩個器件之間的等效耦合強度有多強。Normal mode 方法核心思想是假如兩個器件之間沒有耦合，我們將這兩個器件對應的頻率稱作 Bare mode，但是通過耦合強度修正后，兩個器件的模式會雜化在一起形成新的頻率 Normal mode，其中 Bare mode 和 Normal mode 會通過耦合強度聯(lián)系起來。換句話說，如果我們同時知道了 Bare mode 和 Normal mode 就可以反推計算得到器件間的耦合強度。

  但是 Bare mode 的求解并不是顯而易見的，我們的方法中最重要的一個技巧就是把 Bare mode 求出來。當你需要確定一個器件 Bare mode 的時候，通過調控它周邊的器件，把它周邊的器件都調節(jié)成一個頻率比較大失諧的 mode，然后再去仿真 Normal mode 可以近似的認為它是 Bare mode。右側是一個簡單的實驗來驗證這個方法的準確性，它包含有兩個比特的近鄰耦合，通過改變比特上的等效電感值，進而來計算兩個比特之間的耦合強度?？梢园l(fā)現(xiàn)，在不同的電感值下，Normal mode 方法與等效電路方案吻合的非常好。此外該方法也適用于版圖上有多個器件。

  當然這個方法也有缺點，需要周邊的器件頻率在仿真中可以調節(jié)。當它的周邊器件不可以調節(jié)的時候，比如量子比特周圍的讀取腔頻率是不可以調的，我們也研發(fā)了一種叫做掃頻的方法來確定量子比特跟讀取腔之間的耦合強度。這個方法事實上是借鑒了我們在實驗上測量耦合強度的一個方法。我們會不斷的改變量子比特的等效電感值，也就是改變這個量子比特的頻率，再去仿真兩個器件的 Normal mode 頻率。通過分析得到了掃頻曲線最窄的地方就是量子比特跟讀取腔共振的地方，最窄寬度是2倍的共振耦合強度。最后需要再做一個后處理就可以得到在量子比特頻率下量子比特跟讀取腔的耦合強度。實驗驗證方面，通過三次不同的實驗可以得到量子比特和讀取強度耦合強度，它跟等效電路的預測也是非常接近的。這里值得一提的是，我們沒有對量子比特讀取進行建模處理，只是把它當做一個黑盒子進行仿真驗證。

  ■ 版圖繪制

  我們對版圖進行仿真驗證之后，最后一步就是進行版圖繪制。我們研發(fā)了兩套方法，一套就是關于電磁仿真的交互腳本，我們在芯片設計的時候會對接一個電磁仿真軟件用來仿真驗證。通常來說版圖的繪制是非常復雜的，尤其是去繪制讀取腔和一些不規(guī)則形狀的量子比特，手繪的效率是非常低下的，而且容易出錯。有了電磁仿真交互腳本以后，在芯片研發(fā)這一個環(huán)節(jié)效率會非常高，直接畫出三維圖形對接仿真軟件，讓它自動化運行進行仿真驗證。

  另外還有一個 Gdspy python 包，它通常是用來繪制二維圖形，雖不能直接用于仿真，但是對最終的 gds 版繪制速度非?？?，功能也比較豐富。基于 Gdspy python 繪制完的版圖可以直接交付到微納加工間。

百度量子芯片進展

  我們已經完成了一款81比特含耦合器 3D Flip Chip 量子芯片的設計。這個芯片有兩層，上層叫核心器件層，81個量子比特中每個量子比特間會有一個耦合器用來連接量子比特。下層是布線層，用來讀取和控制量子比特。在芯片設計之前我們會列一個核心的指標，通過設計來滿足這些指標，最后一項一項進行檢查。通過多種方法交叉驗證，它的特征參數(shù)和性能指標都達到了設計的預期。該芯片的特色是量子比特的距離做到了2022微米。

  版圖分為核心器件層和布線層。核心器件層，量子比特跟量子比特之間有一個長條是耦合器，用來調節(jié)量子比特之間的等效強度，每個量子比特會分配一個獨立的讀取腔用來讀取。布線層利用雙排引腳的設計來提高集成度。此外，所有的控制線和讀取線都沒有跨過量子比特的上空，這是是為了最大程度的保護量子比特，所有的線都只能跨過耦合器。

  剛才也談到芯片上有81個量子比特，144個耦合器讀取腔，每個比特配一個讀取腔和一個濾波器，另外包含有14個測試約瑟夫森結，3996個銦柱。在測控方面，每一個量子比特會有一根 XY 和 Z 線，它是二合一的，每一個耦合器會有一根 Z 線，九個讀取腔共用一路讀取線，所以會有九進九出的讀取線。有243個引腳，銦柱跟核心器件層保持一一對應的關系。布線中最小的線間距是60微米。

  芯片版圖的特征參數(shù)和性能指標主要是從兩方面進行了仿真驗證。一方面是 Qubit-Coupler-Qubit 耦合器架構。為了驗證這個架構，我們用了三種獨立的方法分別進行驗證，最后這三個方法都給出了同樣的結果。

  ●等效電路方法。先對版圖進行等效電路的建模，去仿真這個版圖得到相關的電學參數(shù)，包含器件間的自電容以及器件與器件之間的互電容。然后再對它進行等效電路建模進行分析，最后得到性能指標。我們最關心的是 Qubit 跟 Qubit 之間的等效耦合強度隨著耦合器頻率的變化，發(fā)現(xiàn)它隨著頻率變化在特定的一個點會產生一個零點，所謂零點就是代表比特之間的耦合可以關斷，但是在打開點也能得到一個比較強的耦合。

  ●Normal mode 方法，之前也都有介紹到。

  ●我們自研的 iEPR 方法，它是基于仿真得到的電磁場分布來確定耦合強度。這幾種方法給出了同樣的預測結果，可以在一個特定的點找到它的某個關閉或者是打開點。Qubit 跟 Qubit 存在關斷點，它的打開點可以達到12～15 MHz 的耦合強度。Qubit 的非諧性是240MHz。色散比例方面關斷點是1/19，打開點小于1/8，也符合我們的預期。

  讀取模塊。讀取模塊這主要是設計讀取腔和濾波器，重點關注讀取腔和比特、讀取腔和濾波器、濾波器與讀取線之間的耦合。采用了9路復用讀取線，9組讀取腔的頻率間隔為80MHz，帶寬是640MHz，讀取腔跟比特的耦合強度在50到 60MHz 左右。其中我們使用了三種不同的方法來進行驗證，分別是等效電路方法、iEPR 方法以及掃頻方法，設計的頻率與耦合強度均符合預期。

  ■ 版圖優(yōu)勢和特色

  大家如果關注業(yè)界含耦合器的超導量子芯片的話，會發(fā)現(xiàn)一個非常有趣的現(xiàn)象，大部分的結構都是6×n(6代表行數(shù)，n 代表列數(shù))的芯片。比如我們會看到6×6、6×9、6×10、6×11、6×12的芯片。為什么都是 6×n 呢?這是因為如果利用 Flip Chip 的結構去設計芯片的話，在布線的時候會有一個很強的限制，測控線只能過耦合器不能跨過量子比特。但是通常的耦合器很難做到很長距離，所以一般只能做到6×n。但我們的芯片由于比特間距的長程設計，量子比特之間的間距做到了2022微米，這是非常長的一個結構，我們就有機會做一個 9×n 的量子芯片，就有機會實現(xiàn)更大的 Distance。Distance 是量子糾錯碼的一個核心指標，目前業(yè)內最好的方案是 d=5 的實現(xiàn)。如果我們能夠將芯片制備出來的話，性能指標也符合預期，那么我們就有可能實現(xiàn)這種更高效率的糾錯碼。

  量子比特間距設計很遠還有一個好處，量子比特之間的關聯(lián)錯誤抑制會降低，在量子糾錯中，量子比特的關聯(lián)錯誤通常是非常致命的因素。此外我們擁有非常大的布線空間，每一個量子比特都可以配一個獨立的濾波器，從而提升量子比特的相干時間和讀取的保真度。我們在做比特長程設計的同時，也實現(xiàn)了比特間較高的耦合強度，因此有利于實現(xiàn)快速高保真度的兩比特量子門。

總結：

  超導量子芯片研發(fā)流程大概如下：在設計之前我們需要有一個目標算法，根據(jù)這些目標算法設計量子芯片的拓撲結構，根據(jù)微納加工和測控限制來確定它的特征參數(shù)，根據(jù)這些參數(shù)就可以進行芯片設計。芯片設計完成版圖繪制后交付到微納加工進行加工，加工完以后把芯片封裝好送到制冷機進行測試，測試完以后通常會告訴我們芯片是否是 OK 的，可能需要再去迭代設計進行微納加工和測試循環(huán)，直到達到標準。我個人認為，芯片設計中微納加工芯片標定閉環(huán)的效率是非常重要的，如果我們能夠把每一個環(huán)節(jié)都做到極致，把閉環(huán)高效地轉起來，量子芯片的研發(fā)效率就會得到更大的提升。

  量子芯片自動化也是非常重要的一點，當我們比特很少的時候，可以用手動或者半自動的方法。一旦比特變得很多，變成幾千幾萬幾十萬的時候，就需要用到量子芯片的自動化設計工具?？梢灶惐冉浀涞男酒谏蟼€世紀60年代的時候，經典芯片也是手繪圖紙，隨后在計算機引入以后有了 CAD，之后又發(fā)展到 CAE、EDA。量子芯片也應該有這樣一個發(fā)展的歷程，百度量子做該方向之初就有這方面的考慮。比如，在芯片設計方面，對于比特模塊的設計、讀取模塊的設計盡可能提高自動化，能計算機做的就讓計算機做。在仿真驗證方面，我們也研發(fā)了一套自動化的程序。在繪制層方面，自動化的布線、自動化的添加銦柱都有現(xiàn)成的程序。除此之外，多層設計和不同量子芯片互聯(lián)將是未來非常重要的發(fā)展方向。