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SDRAM英文名是：Synchronous Dynamic Random Access Memory，即同步動態(tài)隨機存儲器，SDRAM同步動態(tài)隨機存取內(nèi)存

的工作需要參考時鐘;SDRAM的信號電平為LVTTL，屬單端信號;對于同步存儲器，有三個與工作速率相關(guān)的重要指標：內(nèi)核工作頻率、時鐘頻率、數(shù)據(jù)傳輸速率;就SDRAM而言，其內(nèi)核工作頻率、時鐘頻率和數(shù)據(jù)傳輸速率三者相同;最高速率可達200MHz，設(shè)計中常用的速率有100 MHz、133 MHz、167 MHz;

  一、SDRAM芯片引腳說明

  CLK：時鐘信號，在該時鐘的上升沿采集輸入信號;為輸入信號;

  CKE：時鐘使能，高電平有效;禁止時鐘時，SDRAM會進入自刷新模式;為輸入信號;

  CS#：片選信號，低電平有效;為輸入信號;

  RAS#：行地址選通信號，低電平時，表示行地址;為輸入信號;

  CAS#：列地址選通信號，低電平時，表示列地址;為輸入信號;

  WE#：寫使能信號，低電平有效;為輸入信號;

  A0~A12：地址線(行/列);為輸入信號;

  BS0/BS1或BA0/BA1：BANK地址線;為輸入信號;

  DQ0~15：數(shù)據(jù)線;為輸入/輸出雙向信號;

  LDQM,UDQM：數(shù)據(jù)掩碼，表示DQ的有效部分;為輸入/輸出雙向信號，其方向與數(shù)據(jù)總線的方向相同，高電平有效;當DQM有效時，數(shù)據(jù)總線上出現(xiàn)的對應(yīng)數(shù)據(jù)字節(jié)被接收端屏蔽;

  舉例說明：假設(shè)以 8 位數(shù)據(jù)訪問，我們只需要 DQ0~DQ7 的數(shù)據(jù)，而 DQ8~DQ15的數(shù)據(jù)需要忽略;此時，我們只需要設(shè)置 LDQM 為低電平， UDQM 為高電平，就可以了;

  VDD：SDRAM內(nèi)核工作電源，為3.3V

VDDQ：SDRAM數(shù)據(jù)總線IO口電源，為3.3V

  二、存儲單元

  SDRAM的存儲電源(稱之為：BANK)是以陣列的形式排列，如圖，每個存儲單元的結(jié)構(gòu)示意圖

  對于這個存儲陣列，我們可以將其看成是一個表格，只需要給定行地址和列地址，就可以確定其唯一位置，這就是SDRAM尋址的基本原理，而一個SDRAM芯片內(nèi)部，一般又有4個這樣的存儲單元(BANK)，所以，在SDRAM內(nèi)部尋址的時候，先指定BANK號和行地址，然后再指定列地址，就可以查找到目標地址;

  因此，在器件資料上，SDRAM存儲容量的定義方式是：地址數(shù)х位寬х BANK;以W9825G6KH為例(容量為256Mb )：4Mх4BANK х 16bit

  行地址信號線為A0~A12共13根，可組成2的十三次方不同的行地址，列地址信號線為A0~A8共9根，可組成2的九次方不同的列地址，因此地址數(shù)為4M(2的二十二次方，注：1M為2的二十次方)，BANK信號線為BS0/BS1或BA0/BA1共兩根，因此BANK數(shù)為4;數(shù)據(jù)信號線為DQ0~15共16根，因此數(shù)據(jù)線寬為16bit

補充說明：行地址選擇和列地址選擇處于SDRAM操作的不同階段，因此，行地址和列地址信號線可被相互復(fù)用;

  下圖為SDRAM存儲結(jié)構(gòu)圖