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  閂鎖效應(yīng)簡(jiǎn)介

  可控管(SCR)是一種PNPN結(jié)構(gòu)，是CMOS工藝的固有結(jié)構(gòu)之一，它由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成SCR結(jié)構(gòu)(PNPN結(jié)構(gòu))，當(dāng)其中一個(gè)三極管正偏時(shí)，就會(huì)構(gòu)成正反饋形成閂鎖。閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，嚴(yán)重會(huì)導(dǎo)致電路的失效，甚至燒毀芯片。避免閂鎖的方法就是要減小襯底和N阱的寄生電阻，使寄生的三極管不會(huì)處于正偏狀態(tài)。

  靜電是一種看不見(jiàn)的破壞力，會(huì)對(duì)電子元器件產(chǎn)生影響。靜電放電(ESD)和相關(guān)的電壓瞬變都會(huì)引起閂鎖效應(yīng)(latch-up)，是半導(dǎo)體器件失效的主要原因之一。應(yīng)該看到，如果有一個(gè)強(qiáng)電場(chǎng)施加在器件結(jié)構(gòu)中的氧化物薄膜上，則該氧化物薄膜就會(huì)因介質(zhì)擊穿而損壞。很細(xì)的金屬化跡線會(huì)由于大電流而損壞，并會(huì)由于浪涌電流造成的過(guò)熱而形成開(kāi)路。這就是所謂的“閂鎖效應(yīng)”。在閂鎖情況下，器件在電源與地之間形成短路，造成大電流、EOS(電過(guò)載)和器件損壞。

  由于MOS工藝含有許多內(nèi)在的雙極型晶體管，在CMOS工藝下，阱與襯底結(jié)合會(huì)導(dǎo)致寄生的n-p-n-p結(jié)構(gòu)。這些結(jié)構(gòu)會(huì)導(dǎo)致VDD和VSS線的短路，從而通常會(huì)破壞芯片，或者引起系統(tǒng)錯(cuò)誤。

  閂鎖效應(yīng)原理

  如下圖所示，Q1為一垂直式PNP BJT(雙極結(jié)型晶體管), 基極(base)是nwell, 基極到集電極(collector)的增益可達(dá)數(shù)百倍;Q2是一側(cè)面式的NPN BJT，基極為P substrate，到集電極的增益可達(dá)數(shù)十倍;其中，Rwell是nwell的寄生電阻;Rsub是substrate電阻。

  原理示意圖

  閂鎖效應(yīng)的產(chǎn)生機(jī)理

  ①以上四元件構(gòu)成可控硅(SCR)電路，當(dāng)無(wú)外界干擾未引起觸發(fā)時(shí)，兩個(gè)BJT處于截止?fàn)顟B(tài)，集電極電流是C-B的反向漏電流構(gòu)成，電流增益非常小，此時(shí)Latch up不會(huì)產(chǎn)生。②當(dāng)其中一個(gè)BJT的集電極電流受外部干擾突然增加到一定值時(shí)，會(huì)反饋至另一個(gè)BJT，從而使兩個(gè)BJT因觸發(fā)而導(dǎo)通(通常情況下是PNP比較容易觸發(fā)起來(lái))，VDD至GND(VSS)間形成低抗通路。之后就算外界干擾消失，由于兩三極管之間形成正反饋，還是會(huì)有電源和地之間的漏電，即鎖定狀態(tài)。閂鎖效應(yīng)(latch-up)由此而產(chǎn)生。

  閂鎖效應(yīng)觸發(fā)場(chǎng)景模擬

  航順HK32MCU的HK32F0系列和HK32F1系列之軟硬件都兼容國(guó)外品牌MCU，已大批量應(yīng)用于各種電子產(chǎn)品中。其工作電壓支持2.0V~5.5V，為了方便模擬觸發(fā)閂鎖效應(yīng)(latch-up)，下面幾個(gè)應(yīng)用場(chǎng)景測(cè)試條件都是VCC=5.5V的工作電壓。

  場(chǎng)景一

  測(cè)試條件：VCC=5.5V，VCC腳沒(méi)有去耦電容，所有GPIO懸空。

  測(cè)試方法：給VCC快速上電

  測(cè)試結(jié)果：觸發(fā)閂鎖效應(yīng)(latch-up)

  分析：如下圖所示，VCC上電速度符合要求，理論不會(huì)觸發(fā)Latch up，但從上電波形上看，上電后VCC有過(guò)沖至6V~7V，甚至更高，推測(cè)過(guò)沖觸發(fā)閂鎖效應(yīng)(latch-up)。

  場(chǎng)景一：VCC波形圖

  場(chǎng)景二

  測(cè)試條件：VCC=5.5V，VCC腳有0.1uF去耦電容，所有GPIO懸空。

  測(cè)試方法：給VCC快速上電

  測(cè)試結(jié)果：觸發(fā)閂鎖效應(yīng)(latch-up)

  分析：VCC上電速度符合要求，但從上電波形上看，上電后VCC有過(guò)沖現(xiàn)象，甚至比場(chǎng)景一更嚴(yán)重，推測(cè)過(guò)沖觸發(fā)閂鎖效應(yīng)(latch-up)。

  場(chǎng)景二：VCC波形圖

  場(chǎng)景三

  測(cè)試條件：VCC=5.5V，VCC腳有0.1uF+1uF去耦電容，所有GPIO懸空。

  測(cè)試方法：給VCC快速上電

  測(cè)試結(jié)果：觸發(fā)閂鎖效應(yīng)(latch-up)

  分析：VCC上電速度符合要求，但從上電波形上看，上電后VCC仍有過(guò)沖至6V~7V現(xiàn)象，和接0.1uF去耦電容差別不大，推測(cè)過(guò)沖觸發(fā)閂鎖效應(yīng)(latch-up)。

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  場(chǎng)景三：VCC波形圖

  場(chǎng)景四

  測(cè)試條件：VCC=5.5V，VCC腳有0.1uF+1uF去耦電容，所有GPIO懸空。

  測(cè)試方法：給VCC快速下電(模擬外部強(qiáng)負(fù)載情形)

  測(cè)試結(jié)果：觸發(fā)閂鎖效應(yīng)(latch-up)

  分析：VCC電壓快速跌落，形成VCC下沖至過(guò)低現(xiàn)象，推測(cè)下沖觸發(fā)閂鎖效應(yīng)(latch-up)。由于觸發(fā)了閂鎖效應(yīng)(latch-up)以及設(shè)置了200mA限流, VCC無(wú)法重新恢復(fù)到5.5V。

  場(chǎng)景四：VCC波形圖

  場(chǎng)景五

  測(cè)試條件：VCC=5.5V，VCC腳有0.1uF+1uF去耦電容，并串有1歐姆電阻，將某IO口直接接到電源。

  測(cè)試方法：給VCC快速上電

  測(cè)試結(jié)果：觸發(fā)閂鎖效應(yīng)(latch-up)

  分析：上電瞬間，IO口電壓高于VCC，容易觸發(fā)Latch up。

  場(chǎng)景五：電路圖

  以上五種場(chǎng)景都是可能觸發(fā)閂鎖效應(yīng)(latch-up)問(wèn)題的場(chǎng)景，改善措施及參考原理圖如下：

  1. 抑制MCU端VCC在上電或下電瞬間產(chǎn)生過(guò)沖或下沖現(xiàn)象，在電源和芯片VCC之間串入1歐姆電阻，并在芯片VCC上加0.1uF和1uF去耦電容。

  2.避免默認(rèn)需要高電平的IO口直接接到電源現(xiàn)象，需要通過(guò)1K或以上的上拉電阻上拉至電源。

  參考原理圖

  通過(guò)以上改善措施，測(cè)得VCC電源波形如下，由于有電阻和電容的抑制，VCC上沒(méi)有出現(xiàn)過(guò)沖現(xiàn)象，測(cè)試結(jié)果完全不會(huì)觸發(fā)觸發(fā)閂鎖效應(yīng)(latch-up)。

  改善后的VCC波形

  閂鎖效應(yīng)預(yù)防措施總結(jié)

  從上述閂鎖效應(yīng)的產(chǎn)生機(jī)理、觸發(fā)場(chǎng)景模擬和改善措施的測(cè)試結(jié)果可以看到，觸發(fā)閂鎖效應(yīng)(latch-up)問(wèn)題的有很多的因素，要防止閂鎖效應(yīng)(latch-up)，大致有兩方面措施：一是從芯片的角度講，可以通過(guò)芯片工藝的改進(jìn)和設(shè)計(jì)的優(yōu)化來(lái)消除閂鎖的危險(xiǎn)，二是從應(yīng)用的角度講，可以通過(guò)一些預(yù)防措施，降低觸發(fā)閂鎖效應(yīng)(latch-up)的幾率，具體如：

  1)在輸入端和輸出端加鉗位電路，使輸入和輸出不超過(guò)規(guī)定電壓。

  2)芯片的電源輸入端加去耦電容，防止VCC端出現(xiàn)瞬間的高壓。

  3)在VCC和外電源之間加限流電阻，即使有大的電流也不讓它進(jìn)去。

  4)當(dāng)系統(tǒng)由幾個(gè)電源分別供電時(shí)，開(kāi)關(guān)要按下列順序：開(kāi)啟時(shí)，先開(kāi)啟CMOS電路的電源，再開(kāi)啟輸入信號(hào)和負(fù)載的電源;關(guān)閉時(shí)，先關(guān)閉輸入信號(hào)和負(fù)載的電源，再關(guān)閉CMOS電路的電源。