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  全球數(shù)據(jù)傳輸網絡耗電量高達數(shù)百太瓦時(TWH)，占全球總用電量的1-2%。移動數(shù)據(jù)傳輸需求不斷飆升，全球各地數(shù)據(jù)傳輸網絡所消耗的能源也隨之增加。因此，移動網絡的性能需要優(yōu)化，吞吐量要求也需要降低。

  我們往往會忽略與數(shù)據(jù)傳輸?shù)郊?/span>(云端)位置相關的“隱藏”成本及數(shù)據(jù)存儲成本。為了降低能耗，我們可以考慮在本地處理數(shù)據(jù)，而不是通過云網絡進行數(shù)據(jù)存儲和/或通信。這樣就可以在不同的物理位置處理數(shù)據(jù)，無論是邊緣(傳感器)、云端，還是中間的各個位置?；颈镜財?shù)據(jù)之間、之外，還將進行多個過程吸收來自物聯(lián)網網關、本地數(shù)據(jù)中心、小區(qū)站點等來源的數(shù)據(jù)。

圖1：2018-2028年全球月移動數(shù)據(jù)流量

圖1展示了數(shù)據(jù)傳輸(消耗的電力占全球總耗電量的1-2%)在未來幾年的上升。這意味著，除非用電量大幅降低，通信和計算將占據(jù)全球用電量的更大份額。這就為增加數(shù)據(jù)本地化處理提供了動力。將數(shù)據(jù)處理分散到其他地點，可以優(yōu)化能源的總體使用——更多的系統(tǒng)采用“邊緣處理”模式。邊緣處理可帶來更多的好處，如增強隱私和數(shù)據(jù)保護，但如何才能實現(xiàn)呢?

  節(jié)約能源還有更多意義。邊緣處理是正確的方向，但仍然需要從眾多部署方案中做出選擇。應用映射愈發(fā)復雜，卻也帶來了更多的樂趣。幾十年前，嵌入式微控制器和處理器都由帶有相應I/O的單一CPU構成。在這種環(huán)境下，算法在哪里運行一目了然：它們都在同一個CPU上執(zhí)行。

  如今情況已大不相同：現(xiàn)代化嵌入式處理器(如恩智浦i.MX產品系列)既有CPU，也有圖形處理單元(GPU)、神經處理單元(NPU)、信號處理單元(DSP)及各種硬件加速器。將應用映射到可用的芯片上成為了有趣的挑戰(zhàn)。是想在CPU、GPU、NPU、DSP上運行算法還是想在加速器上運行算法?請注意系統(tǒng)的軟件復雜性是如何增加的。

  能耗優(yōu)化是設計和制造邊緣處理器件時需要考慮的另一個方面。這就需要平衡動態(tài)能耗。動態(tài)能耗會受到多種因素的影響，例如CPU頻率、工作負載、其他加速器的使用情況、外部存儲器的數(shù)據(jù)流量、系統(tǒng)組件的使用狀態(tài)(如顯示器和背光)、Wi-Fi等連接方式以及環(huán)境溫度等。靜態(tài)能耗是指芯片中通電而不受門控控制的部分，也就是處理單元執(zhí)行的操作。

  探索如何在SoC設計中進一步降低能耗至關重要。在邊緣降低能耗意味著需要優(yōu)化在邊緣使用的芯片的能耗。該圖展示了隨著時間的推移，為降低能耗在芯片和系統(tǒng)方面開發(fā)的各種機制。

圖2：SoC設計中降低能耗的機會，從晶體管到系統(tǒng)層面

系統(tǒng)和芯片設計中的能耗優(yōu)化

  在實踐中，優(yōu)化能耗是打造卓越系統(tǒng)和芯片設計工作流程的重要一環(huán)。恩智浦除了高能效i.MX 7ULP和i.MX 8ULP等獨特SoC外，還在使用場景中優(yōu)化芯片的不同電源模式。我們的能效應用筆記詳細介紹了各種能效方法，這些方法可以通過我們的BSP SW(廣泛的支持包軟件)來實現(xiàn)，應用筆記還可向客戶提供有用的部署指導。

此外，我們重點關注如何通過共同設計PMIC在系統(tǒng)級別盡可能簡化設備的整體電源管理。我們還采用低能耗DRAM(LP4、LP4X、LP5)，降低系統(tǒng)級能耗(較低的工作電壓和待機時自刷新模式等)。

  部署和生命周期中的節(jié)能策略

  人們非常關注設備和系統(tǒng)的優(yōu)化，包括設備架構、設計、制造和系統(tǒng)開發(fā)，以及產品的開發(fā)。但目前許多產品在市場上的使用壽命比較短。消費者每隔幾年就要進行一次升級，使用新的硬件。這造成了浪費，但也是改進的機會。

  除了使用硬件設備外，消費者還可以利用設備日益增強的軟件能力來最大限度地延長其使用壽命。隨著時間的推移，升級軟件可以提供更多功能，從而延長產品的使用壽命。要支持這一概念，就需要滿足安全要求的龐大生態(tài)系統(tǒng)，設備只需加載必要軟件。恩智浦在這方面也進行了大量的開發(fā)工作。